Physical Design Engineer

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Bei Kandou definieren wir die Wirtschaftlichkeit von KI-Infrastrukturen neu. Unsere Mission ist es, KI zu demokratisieren, indem wir die Gesamtbetriebskosten (TCO) von Hardwaresystemen erheblich reduzieren – eine kritische Barriere für eine skalierbare Einführung.

Unsere proprietäre MIMO-over-copper Technologie treibt ein hochleistungsfähiges, Chiplet-basiertes KI-Speichergefüge an, das sowohl skalierbar als auch energieeffizient ist. Im Gegensatz zu herkömmlichen Interconnects reduziert unsere Lösung den Stromverbrauch erheblich und bewahrt gleichzeitig eine hohe Bandbreite und ultra-niedrige Latenz – was eine beispiellose Effizienz für das KI-Training und die Inferenz in großem Maßstab ermöglicht.

Jobtitel: Advanced R&D - Physical Design Engineer

Standort: Lausanne, Switzerland

Der Physical Design (PD) Engineer übersetzt digitale High-Speed-Kommunikations-IP-Designs in physische GDSII-Layouts für fortschrittliche FinFET-Knoten. Sie schlagen die Brücke zum Logikdesign und verantworten die Block-to-Chip-Implementierung vom Netlist bis zum finalen Physical Sign-off, wobei Sie sicherstellen, dass die PPA-Ziele (Power, Performance, and Area) erreicht werden.

Unmittelbares Hauptziel:
Die physische Implementierung auf Blockebene vorantreiben – einschließlich Synthese, SDC-Constraints, Floorplanning, Placement, CTS und Routing – unter Einhaltung strenger Frequenz-, Flächen- und Leistungsziele.
Timing Closure über mehrere Corners und Modi (MCMM) hinweg unter Verwendung von statischer Timing-Analyse (STA) durchführen und gezielte ECOs generieren.
Den vollständigen Physical Verification Closure Sign-off in Deep-Submicron-FinFET-Technologien vorantreiben.

Verantwortung:
Verantwortung für Block-Synthese, Floorplanning, Placement-Optimierung, CTS und Routing.
Entwicklung und Verfeinerung von SDC-Constraints, um sicherzustellen, dass die Design-Absicht mit der physischen Realisierung übereinstimmt.
Zusammenarbeit mit dem Digital-Design-Team zur Behebung von Logik- oder Architekturengpässen, die die P&R-Konvergenz beeinflussen.
Erstellung von Fortschrittsberichten, Dokumentation der Implementierungsabläufe und Vorbereitung der Sign-off-Pakete für den Tape-out.

Erforderliche Erfahrung:
5+ Jahre praktische Erfahrung im Physical Design mit Schwerpunkt auf Synthese, SDC-Constraints, CTS sowie Place and Route für High-Speed-Systeme.
Starker technischer Hintergrund in Deep-Submicron-CMOS/FinFET-physischen Effekten, Crosstalk und High-Frequency-Clock-Network-Design.
Nachgewiesene Erfahrung in der Überführung komplexer Blöcke von der Netlist durch eine erfolgreiche physische Implementierung.
Direkte Erfahrung mit fortschrittlichen Low-Power-Implementierungstechniken (UPF, Power Gating).
Nachgewiesene Tape-out-Erfahrung in fortschrittlichen FinFET-Knoten (z. B. 7nm, 5nm oder 3nm).
Erfahrung im Umgang mit komplexer Block-to-Chip-hierarchischer Montage, Pin-Placement und Top-Level-Routing-Constraints.

Erforderliche Fähigkeiten:
Expertenkenntnisse in branchenüblichen Implementierungs- und Sign-off-Tools (z. B. Cadence Genus/Innovus/Tempus oder Synopsys Design Compiler/ICC2/PrimeTime und Calibre).
Tiefes Verständnis der SDC-Erstellung und des MCMM-Timing-Managements.
Starke Scripting-Kenntnisse (Tcl, Python) zur Flow-Automatisierung und Design-Datenanalyse.
Analytische Denkweise zur Fehlerbehebung bei Congestion-Routing-Problemen und komplexen Timing-Verletzungen.
Eigenmotiviert mit starkem Verantwortungsbewusstsein; effektiver Kommunikator und Teamplayer.

Erforderliche Ausbildung:
Master oder Ph.D. in E.E., Communications oder anderen relevanten Fachbereichen

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